Vés al contingut (premeu Retorn)

Manich Bou, Salvador

Total activitats: 116
Àrees d'expertesa
Disseny digital de circuits integrats (CI), Disseny digital de baix consum, Seguretat hardware de CIs, Verificació de CIs
Categoria professional
Titular d'universitat
Doctorat
Enginyer Industrial
Titulació universitària
Enginyer Industrial
Grup de recerca
CRNE - Centre de Recerca en Nanoenginyeria
QINE - Disseny de Baix Consum, Test, Verificació i Circuits Integrats de Seguretat
Departament
Departament d'Enginyeria Electrònica
Centre docent
Escola Tècnica Superior d'Enginyeria Industrial de Barcelona (ETSEIB)
Correu electrònic
salvador.manichupc.edu
Dades de contacte
Directori de la UPC Obrir en finestra nova
Orcid
0000-0001-5265-1209 Obrir en finestra nova
Xarxa/es col·laborativa/es
 

Producció científica

1 a 50 de 116 resultats
 
  • RRAM based cell for hardware security applications

     Arumi, D.; Manich, S.; Rodriguez, R.
    IEEE International Verification and Security Workshop
    p. 7-12
    DOI: 10.1109/IVSW.2016.7566599
    Data de presentació: 2016-07
    Presentació treball a congrés
  • Circuits and Systems

     Manich, S.
    Col·laboració en revista
  • Revisor. IET circuits, devices and systems

     Manich, S.
    Col·laboració en revista
  • Backside polishing detector: a new protection against backside attacks  Accés obert

     Manich, S.; Arumi, D.; Rodriguez, R.; Mujal, J.; Hernandez, D.
    Conference on Design of Circuits and Integrated Systems
    p. 1-6
    Data de presentació: 2015-11-25
    Presentació treball a congrés
    Accés al text complet
  • Defeating simple power analysis attacks in cache memories

     Neagu, M.; Manich, S.; Miclea, L.
    Conference on Design of Circuits and Integrated Systems
    p. 1-6
    DOI: 10.1109/DCIS.2015.7388557
    Data de presentació: 2015-11-25
    Presentació treball a congrés
  • Modeling and analyzing bistable ring based PUFs

     Hesselbarth, R.; Manich, S.; Sigl, G.
    Workshop on Secure Hardware and Security Evaluation
    p. 127-139
    Data de presentació: 2015-09-17
    Presentació treball a congrés
  • Improving security in cache memory by power efficient scrambling technique

     Neagu, M.; Miclea, L.; Manich, S.
    IET computers and digital techniques
    p. 1-10
    DOI: 10.1049/iet-cdt.2014.0030
    Data de publicació: 2015-04-08
    Article en revista
  • On the use of error detecting and correcting codes to boost security in caches against side channel attacks  Accés obert

     Neagu, M.; Miclea, L.; Manich, S.
    Workshop on Secure Hardware and Security Evaluation
    p. 1-6
    Data de presentació: 2015-03-13
    Presentació treball a congrés
    Accés al text complet
  • Defeating microprobing attacks using a resource efficient detection circuit  Accés obert

     Weiner, M.; Manich, S.; Sigl, G.
    Conference on Design of Circuits and Integrated Systems
    p. 1-6
    Data de presentació: 2014-11-27
    Presentació treball a congrés
    Accés al text complet
  • A low area probing detector for power efficient security ICs

     Weiner, M.; Manich, S.; Sigl, G.
    International Workshop on RFID Security
    p. 185-197
    Data de presentació: 2014-07-22
    Presentació treball a congrés
  • A low area probing detector for security IC's

     Weiner, M.; Manich, S.; Sigl, G.
    Workshop on Secure Hardware and Security Evaluation
    p. 1-6
    Data de presentació: 2014-05-30
    Presentació treball a congrés
  • Interleaved scrambling technique: A novel low-power security layer for cache memories

     Neagu, M.; Manich, S.; Miclea, L.
    IEEE European Test Symposium
    p. 1-2
    DOI: 10.1109/ETS.2014.6847844
    Data de presentació: 2014-05-29
    Presentació treball a congrés
  • Análisis y técnicas de mejora de la robustez y seguridad de circuitos nanométricos en presencia de ataques, defectos, variabilidad y Aging

     Balado, L.; Rius, J.; Manich, S.; Lamaison, R.; Renovell, M.; Lupon, E.; Arumi, D.; Rodriguez, R.
    Projecte R+D+I competitiu
  • Backside polishing detector

     Manich, S.; Arumi, D.; Rodriguez, R.; Sigl, G.; Mujal, J.
    Workshop on Secure Hardware and Security Evaluation
    Data de presentació: 2013-12-13
    Presentació treball a congrés
  • Information Leakage Reduction at the Scan-Path Output

     Manich, S.; Wamser, M. S.; Sigl, G.
    Conference on Design of Circuits and Integrated Systems
    p. 1-6
    Data de presentació: 2013-11-28
    Presentació treball a congrés
  • Differential scan-path: A novel solution for secure design-for-testability

     Manich, S.; Wamser, M. S.; Guillen, O.; Sigl, G.
    IEEE International Test Conference
    p. 1-9
    DOI: 10.1109/TEST.2013.6651902
    Data de presentació: 2013-09-11
    Presentació treball a congrés
  • A Highly time sensitive XOR gate for probe attempt detectors

     Manich, S.; Strasser, M.
    IEEE transactions on circuits and systems II: express briefs
    DOI: 10.1109/TCSII.2013.2278126
    Data de publicació: 2013-09-05
    Article en revista
  • Improving the security of scan path test using differential chains

     Manich, S.; Wamser, M. S.; Sigl, G.
    Workshop on Secure Hardware and Security Evaluation
    Data de presentació: 2013-05-31
    Presentació treball a congrés
  • Detection of probing attempts in secure ICs

     Manich, S.; Wamser, M. S.; Sigl, G.
    IEEE International Symposium on Hardware-Oriented Security and Trust
    p. 134-139
    DOI: 10.1109/HST.2012.6224333
    Data de presentació: 2012-06-05
    Presentació treball a congrés
  • DISPOSITIVO DE CONTROL DINÁMICO DE ILUMINACIÓN EN ESPACIOS CERRADOS PARA OPTIMIZAR Y REDUCIR EL CONSUMO ENERGÉTICO

     Manich, S.; Caballero, L.
    Data de sol·licitud: 2011-06-29
    Patent d'invenció
  • Impacto de la variabilidad en las estrategias de test y diagnóstico de circuitos micro/nanoelectrónicos

     Balado, L.; Sanahuja, R.; Lupon, E.; Rius, J.; Rodriguez, R.; Manich, S.; Vatajelu, E.; Arumi, D.; Figueras, J.
    Projecte R+D+I competitiu
  • Defective Behaviour of an 8T SRAM Cell with Open Defects

     Rodriguez, R.; Arumi, D.; Manich, S.; Figueras, J.; Stefano Di Carlo; Paolo Prinetto; Scionti, A.
    International Conference on Advances in System Testing and Validation Lifecycle
    p. 81-86
    DOI: 10.1109/VALID.2010.19
    Data de presentació: 2010-08-24
    Presentació treball a congrés
  • Design and implementation of automatic test equipment IP module

     Fransi, S.; Farre, G.; Deiros, L. G.; Manich, S.
    IEEE European Test Symposium
    p. 244
    Data de presentació: 2010-05-25
    Presentació treball a congrés
  • HI2008-0041 Acción integrada de investigación científica y tecnológica entre España e Italia

     Arumi, D.; Rodriguez, R.; Figueras, J.; Manich, S.
    Projecte R+D+I competitiu
  • Qualitat en Electrònica: Disseny de Baix Consum, Test, Verificació i Tolerància a Fallades

     Figueras, J.; Carrasco, J.; Lupon, E.; Manich, S.; Rodriguez, R.; Rius, J.; Balado, L.; Ferre, A.; Suñe, V.; Arumi, D.; Sanahuja, R.
    Projecte R+D+I competitiu
  • PREMIS PFC CURS 2007-2008

     Manich, S.
    Premi o reconeixement
  • Minimizing Test Time in Arithmetic Test-Pattern Generators With Constrained Memory Resources

     Manich, S.; Garcia-Deiros, L.; Figueras, J.
    IEEE transactions on computer-aided design of integrated circuits and systems
    Vol. 26, num. 11, p. 2046-2058
    Data de publicació: 2007-11
    Article en revista
  • TEC2007-66672 DIAGNOSTICO EN TECNOLOGIAS CMOS NANOMETRICAS: MEJORA DEL RENDIMIENTO

     Arumi, D.; Rodriguez, R.; Lupon, E.; Manich, S.; Rius, J.; Balado, L.
    Projecte R+D+I competitiu
  • Computer. Aided design

     Manich, S.
    Col·laboració en revista
  • IET computers and digital techniques

     Manich, S.
    Col·laboració en revista
  • Dispositivo de control de la tensión de polarización de un módulo electrónico funcional

     Figueras, J.; Balado, L.; Manich, S.; Ferre, A.; Sanahuja, R.
    Data de sol·licitud: 2007-07-30
    Patent d'invenció
  • Caracterización eléctrica de planos de tintas conductoras sobre tejidos: modelo y datos experimentales.

     Rius, J.; Palacín, M.; Casadevall, V.; Rodriguez, R.; Manich, S.; Ridao, M.
    Data: 2007-06
    Document cientificotècnic
  • Journal of low power electronics

     Manich, S.
    Col·laboració en revista
  • Validación del ancho de banda de las líneas de transmissión textiles M133 a M137

     Manich, S.; Rius, J.; Rodriguez, R.; Casadevall, V.; Ridao, M.
    Data: 2007-02
    Document cientificotècnic
  • Análisis de la sensibilidad y estabilidad de los teclados textiles M125, M127, M129, M131

     Manich, S.; Rius, J.; Rodriguez, R.; Casadevall, V.; Ridao, M.
    Data: 2007-02
    Document cientificotècnic
  • Electrical Characterization of Conductive Ink Layers on Textile Fabrics: Model and Experimental Results

     Rius, J.; Manich, S.; Rodriguez, R.; Ridao, M.
    XXII Conference of Circuits and Integrated Systems
    p. 1-6
    Presentació treball a congrés
  • Low cost estimation of leakage power consumption in large nanometric CMOS circuits

     Mendoza, R.; Sanahuja, R.; Ferré, R.; Manich, S.; Balado, L.; Figueras, J.
    XXII Conference of Circuits and Integrated Systems
    Presentació treball a congrés