Carregant...
Carregant...

Vés al contingut (premeu Retorn)

Monreal Arnal, Teresa

Total activitats: 50
Àrees d'expertesa
Jerarquia de memòria, Gestió de continguts, Multiprocessadors
Titulació universitària
Licenciada en Ciencias Matemáticas
Doctorat
Doctora Ingeniera en Informática
Suficiencia Investigadora
Titulació de postgrau
Postgrado en Informática
Categoria professional
Titular d'universitat
Grup de recerca
CAP - Grup de Computació d'Altes Prestacions
Departament
Departament d'Arquitectura de Computadors
Centre docent
Escola Tècnica Superior d'Enginyeria de Telecomunicació de Barcelona (ETSETB)
Facultat d'Informàtica de Barcelona (FIB)
Correu electrònic
TERESAAC.UPC.EDU
Dades de contacte
Directori de la UPC Obrir en finestra nova
Orcid
0000-0002-0458-2234 Obrir en finestra nova
Completa les teves dades

Producció científica

1 a 50 de 50 resultats
 
  • Concertina: Squeezing in cache content to operate at near-threshold voltage  Accés obert

     Ferrerón, A.; Suárez, D.; Alastruey, J.; Monreal, T.; Ibáñez, P.
    IEEE transactions on computers
    Vol. 65, num. 3, p. 755-769
    DOI: 10.1109/TC.2015.2479585
    Data de publicació: 2016-03-01
    Article en revista
    Accés al text complet
  • Computación de altas prestaciones VII

     Ayguade, E.; Valero, M.; Llaberia, J.; Labarta, J.; Cazorla, F.; Gimenez, J.; Navarro, Nacho; Unsal, O.; Badia, R.M.; Cortes, A.; Martorell, X.; Beltran, V.; Radojkovic, P.; Sirvent, R.; Lezzi, D.; Quiñones, E.; Pérez, J.; Cristal, A.; Casas, M.; Moreto, M.; Queralt, A.; Poggi, N.; Carrera, D.; Torres, J.; Alvarez, C.; Jimenez, D.; Fernandez, A.; Morancho, E.; Herrero, J.; Corbalan, J.; Becerra, Y.; Marti, J.; Ejarque, J.; Mantovani, F.; Carpenter, P.; Abella, J.; Teruel, X.; Tous, R.; Gil, Marisa; Monreal, T.; Utrera, G.; Guitart, J.; Gonzalez, M.; Llosa, J.; Olive, A.; Marron, D.; Jimenez, M.; Macias, M.; Ratkovic, I.; Lordan, F.; Milic, U.; Tan, X.; Ozen, G.
    Projecte R+D+I competitiu
  • Computación de Altas Prestaciones VII

     Valero, M.; Ayguade, E.; Labarta, J.; Martorell, X.; Cortes, A.; Badia, R.M.; Torres, J.; Monreal, T.
    Projecte R+D+I competitiu
  • Consolider-ingenio 2014 Supercomputación y e-Ciencia

     Valero, M.; Monreal, T.
    Projecte R+D+I competitiu
  • Revisiting LP-NUCA Energy Consumption: Cache Access Policies and Adaptive Block Dropping

     Suárez, D.; Ferrerón, A.; Montesano, L.; Monreal, T.; Viñals, V.
    ACM transactions on architecture and code optimization
    Vol. 11, num. 2, p. 113-138
    DOI: 10.1145/2632217
    Data de publicació: 2014-06-01
    Article en revista
  • Arquitectura de Computadors d'Altes Prestacions (ACAP)

     Valero, M.; Olive, A.; Alex Ramirez; Llosa, J.; Sanchez, F.; Jimenez, M.; Fernandez, A.; Jimenez, D.; Alvarez, C.; Morancho, E.; Moreto, M.; Palomar, O.; Carpenter, P.; Monreal, T.
    Projecte R+D+I competitiu
  • Memoria, Interconexión y Aplicaciones para Computadores Eficientes

     Victor, V.; Ibáñez , P.; Monreal, T.
    Projecte R+D+I competitiu
  • Block disabling characterization and improvements in CMPs operating at ultra-low voltages  Accés obert

     Ferrerón, A.; Suárez, D.; Alastruey, J.; Monreal, T.; Victor, V.
    International Symposium on Computer Architecture and High Performance Computing
    p. 238-245
    DOI: 10.1109/SBAC-PAD.2014.12
    Presentació treball a congrés
    Accés al text complet
  • Low complexity improvements for chip multiprocessors shared caches at ultra­low voltages

     Ferrerón, A.; Suárez, D.; Alastruey, J.; Monreal, T.; Victor, V.
    International Summer School on Advanced Computer Architecture and Compilation for Embedded Systems
    p. 73-76
    Presentació treball a congrés
  • Jerarquía de Memoria y Aplicaciones

     Viñals, V.; Ibáñez , P.; Monreal, T.
    Projecte R+D+I competitiu
  • Computación de Altas Prestaciones VI

     Valero, M.; Guitart, J.; Monreal, T.; Herrero, J.; Ayguade, E.; Labarta, J.; Badia, R.M.; Martorell, X.; Jimenez, D.; Alvarez, C.; Maric, B.; Rajovic, N.; Pavlovic, M.; Rico, A.; Puzovic, N.; Gelado, I.; Sancho, J.C.; Smiljkovic, V.; Nou, R.; Gimenez, J.; Yazdanpanah, F.; Moreto, M.; Verdu, J.; Planas, J.; Gayatri, R.; Berna, A.; Kestor, G.; Fitó, O.; Kosmidis, L.; Alvanos, M.; Ferrer, R.; Duran, A.; Bueno, J.; Macias, M.; Grass, T.; Beltran, V.; Polo, J.; Garcia, M.; Llosa, J.; Corbalan, J.; Gil, Marisa; Torres, J.; Sanchez, F.; Ramírez , A.; Olive, A.; Jimenez, M.; Fernandez, A.; Cortes, A.; Navarro, J.; Llaberia, J.; Navarro, N.; Jokanovic, A.; Poggi, N.; Becerra, Y.; Carrera, D.; Gonzalez, M.; Morancho, E.; Pajuelo, M.A.; Costa, J.; Pérez, J.; Cristal, A.; González, J.; Marti, J.; Gioiosa, R.; Duric, M.; Stanic, M.; Sonmez, N.; Hussain, T.; Gajinov, V.; Tomic, S.; Arcas, O.; Stipic, S.; Karakostas, V.; Hayes, T.; Armejach, A.; Yalcin, G.; Nemirovsky, D.; Bertran, R.; Alvarez, Ll.; Morari, A.; Subotic, V.; Seyedi, A.; Jorda, M.; Giralt, J.; Jalle, J.; Milic, U.; Tanasic, I.; Utrera, G.; Casas, M.; Tous, R.; Villalba, Á.; Brugger, M.; Cazorla, F.; Jaulmes, L.; Quiñones, E.; Elangovan, V.; Ejarque, J.; Bellens, P.; Sirvent, R.; Lezzi, D.; Liu, Q.; Radojkovic, P.; Panic, M.; Cakarevic, V.; Abella, J.; Ciesko, J.; Tejedor, E.; Cabezas, J.; Roca, D.; Allande, C.; Marjanovic, V.; Ratkovic, I.; Servat, H.; Vilanova, L.; Llort, G.; Unsal, O.; Markovic, N.; Jiménez, V.; Garcia, V.; Reig, G.; Miranda, A.; Farreras, M.; Artiaga, E.; Teruel, J.; Caballero, D.; Subirats, J.
    Projecte R+D+I competitiu
  • A Tiled Cache Organization

    Centro Politécnico Superior- Universidad de Zaragoza
    Tesi doctoral
  • LP-NUCA: networks-in-cache for high-performance low-power embedded processors

     Suárez, D.; Dimitrakopoulos, G.; Monreal, T.; Katevenis, M.; Viñals, V.
    IEEE transactions on very large scale integration (VLSI) systems
    Vol. 20, num. 8, p. 1510-1523
    DOI: 10.1109/TVLSI.2011.2158249
    Data de publicació: 2011-07-07
    Article en revista
  • HiPEAC-3: European Network of Excellence on High Performance and Embedded Architecture and Compilation

     De Bosschere, K.; Valero, M.; Monreal, T.
    Projecte R+D+I competitiu
  • Renombre de registros especulativo

     Alastruey, J.
    Centro Politécnico Superior-Universidad de Zaragoza
    Tesi doctoral
  • Implementación de un predictor de último uso con decaimiento

     Alastruey, J.; Monreal, T.; Victor, V.; Valero, M.
    Jornadas de Paralelismo
    p. 171-176
    Data de presentació: 2009-09
    Presentació treball a congrés
  • Light NUCA: a proposal for bridging the inter-cache latency gap  Accés obert

     Suárez, D.; Monreal, T.; Vallejo, F.; Viñals, V.; Beivide, J.R.
    Design, Automation and Test in Europe Conference and Exhibition
    p. 530-535
    Data de presentació: 2009-04-22
    Presentació treball a congrés
    Accés al text complet
  • VLSI Implementation of L-NUCA Caches

     Katevenis, M.; Suárez, D.; Monreal, T.; Viñals, V.
    Projecte R+D+I competitiu
  • Selection of the register file size and the resource allocation policy on SMT processors  Accés obert

     Alastruey, J.; Monreal, T.; Cazorla, F.; Viñals, V.; Valero, M.
    International Symposium on Computer Architecture and High Performance Computing
    p. 63-70
    DOI: 10.1109/SBAC-PAD.2008.17
    Data de presentació: 2008-11-30
    Presentació treball a congrés
    Accés al text complet
  • Consolider-ingenio 2010 Supercomputación y e-Ciencia

     Valero, M.; Monreal, T.
    Projecte R+D+I competitiu
  • Microarchitectural support for speculative register renaming

     Alastruey, J.; Monreal, T.; Viñals, V.; Valero, M.
    IEEE International Parallel and Distributed Processing Symposium
    p. 1-10
    DOI: 10.1109/IPDPS.2007.370237
    Data de presentació: 2007-03
    Presentació treball a congrés
  • Adaptive data caches

     Moshovos, A.; Monreal, T.
    Projecte R+D+I competitiu
  • Hipeac 2: European Network of Excellence on High Performance and Embedded Architecture and Compilation

     De Bosschere, K.; Valero, M.; Monreal, T.; Moreto, M.; Morancho, E.; Gil, Marisa
    Projecte R+D+I competitiu
  • Jerarquía de Memoria de Alto Rendimiento.

     Viñals, V.; Monreal, T.
    Projecte R+D+I competitiu
  • Supercomputación y eCiencia

     Valero, M.; Monreal, T.
    Projecte R+D+I competitiu
  • Speculative early register release

     Alastruey, J.; Monreal, T.; Viñals, V.; Valero, M.
    ACM International Conference on Computing Frontiers
    p. 291-302
    DOI: 10.1145/1128022.1128061
    Data de presentació: 2006-05
    Presentació treball a congrés
  • Hardware support for early register release

     Monreal, T.; Viñals, V.; Gonzalez, A.; Valero, M.
    International journal of high performance computing and networking
    Vol. 3, num. 2/3, p. 83-94
    DOI: 10.1504/IJHPCN.2005.008029
    Data de publicació: 2005
    Article en revista
  • Improvements on wire delay tolerant caches

     Suárez, D.; Monreal, T.; Viñals, V.
    International Summer School on Advanced Computer Architecture and Compilation for Embedded Systems
    p. 111-114
    Data de presentació: 2005
    Presentació treball a congrés
  • Efficient register file management in high-ILP processors

     Alastruey, J.; Monreal, T.; Viñals, V.; Valero, M.
    International Summer School on Advanced Computer Architecture and Compilation for Embedded Systems
    p. 201-204
    Data de presentació: 2005
    Presentació treball a congrés
  • Late allocation and early release of physical registers  Accés obert

     Monreal, T.; Viñals, V.; González, J.; Gonzalez, A.; Valero, M.
    IEEE transactions on computers
    Vol. 53, num. 10, p. 1244-1259
    DOI: 10.1109/TC.2004.79
    Data de publicació: 2004-10
    Article en revista
    Accés al text complet
  • Limits on early release of physical registers

     Alastruey, J.; Monreal, T.; Viñals, V.; Valero, M.
    Jornadas de Paralelismo
    p. 231-236
    Data de presentació: 2004
    Presentació treball a congrés
  • Hardware schemes for early register release  Accés obert

     Monreal, T.; Viñals, V.; Gonzalez, A.; Valero, M.
    International Conference on Parallel Processing
    p. 5-13
    DOI: 10.1109/ICPP.2002.1040854
    Data de presentació: 2002
    Presentació treball a congrés
    Accés al text complet
  • Dynamic register renaming through virtual-physical registers

     Monreal, T.; Gonzalez, A.; Valero, M.; González, J.; Victor, V.
    Journal of instruction-level parallelism
    Vol. 2, p. 1-20
    Data de publicació: 2000-05
    Article en revista
  • Liberación anticipada de registros

     Monreal, T.; Gonzalez, A.; Viñals, V.; Valero, M.
    Jornadas de Paralelismo
    p. 1-5
    Data de presentació: 2000
    Presentació treball a congrés
  • Delaying physical register allocation trought virtual-physical registers  Accés obert

     Monreal, T.; Gonzalez, A.; Valero, M.; González, J.; Viñals, V.
    Annual IEEE/ACM International Symposium on Microarchitecture
    p. 186-192
    DOI: 10.1109/MICRO.1999.809456
    Data de presentació: 1999-11-16
    Presentació treball a congrés
    Accés al text complet
  • Delaying physical register allocation through virtual-physical registers

     Monreal, T.; Gonzalez, A.; Valero, M.; González, J.; Viñals, V.
    Data: 1999-06
    Document cientificotècnic
  • Computación de Altas Prestaciones II. Ocultación de Latencia.

     Viñals, V.; Monreal, T.
    Projecte R+D+I competitiu
  • Virtual registers

     Gonzalez, A.; Valero, M.; González, J.; Monreal, T.
    Data: 1997-07
    Document cientificotècnic
  • Virtual registers  Accés obert

     Gonzalez, A.; Valero, M.; González, J.; Monreal, T.
    International Conference on High-Performance Computing
    p. 364-369
    DOI: 10.1109/HIPC.1997.634516
    Data de presentació: 1997
    Presentació treball a congrés
    Accés al text complet