Carregant...
Carregant...

Vés al contingut (premeu Retorn)

Computer architecture news

Total activitats: 18
Títol addicional
The ACM Digital Library
ISSN
0163-5964 Obrir en finestra nova
Publicació / Producció
New York : ACM Press, 199?-
URL
http://portal.acm.org/sigarch/newsletter Obrir en finestra nova

Producció científica

1 a 18 de 18 resultats
 
  • Elastic Cooperative Caching: An Autonomous Dynamically Adaptive Memory Hierarchy for Chip Multiprocessors

     Herrero, E.; González, J.; Canal, R.
    Computer architecture news
    p. 419-428
    DOI: 10.1145/1815961.1816018
    Data de publicació: 2010
    Article en revista
  • An asymmetric distributed shared memory model for heterogeneous parallel systems

     Gelado, I.; Stone, J.; Cabezas, J.; Patel, S.; Navarro, Nacho; HEI HWU, W.
    Computer architecture news
    Vol. 38, num. 1, p. 347-358
    DOI: 10.1145/1735970.1736059
    Data de publicació: 2010
    Article en revista
  • Thread to core assignment in SMT on-chip multiprocessors  Accés obert

     Acosta, C. A.; Cazorla, F.; Alex Ramirez; Valero, M.
    Computer architecture news
    p. 67-74
    DOI: 10.1109/SBAC-PAD.2009.13
    Data de publicació: 2009
    Article en revista
    Accés al text complet
  • A two-level load/store queue based on execution locality

     Pericas, M.; Cristal, A.; Cazorla, F.; González, R.; Veidenbaum, A.; Jiménez, D. A.; Valero, M.
    Computer architecture news
    Vol. 36, num. 3, p. 25-36
    DOI: 10.1145/1394608.1382171
    Data de publicació: 2008-06
    Article en revista
  • Energy saving through a simple load control mechanism

     Ramirez, T.; Pajuelo, M.A.; Santana, O.; Valero, M.
    Computer architecture news
    Vol. 35, num. 4, p. 29-36
    DOI: 10.1145/1327312.1327318
    Data de publicació: 2007-09
    Article en revista
  • Speculative execution for hiding memory latency

     Pajuelo, M.A.; Gonzalez, A.; Valero, M.
    Computer architecture news
    Vol. 33, num. 3, p. 49-56
    DOI: 10.1145/1101868.1101877
    Data de publicació: 2005-06
    Article en revista
  • The impact of traffic aggregation on the memory performance of networking applications

     Verdu, J.; Garcia, J.; Nemirovsky, M.; Valero, M.
    Computer architecture news
    Vol. 33, num. 3, p. 57-62
    DOI: 10.1145/1101868.1101878
    Data de publicació: 2005-06
    Article en revista
  • Errata on "Measuring experimental error in microprocessor simulation"

     Desikan, R.; Burger, D.; Keckler, S.; Cruz, J.; Latorre, F.; Gonzalez, A.; Valero, M.
    Computer architecture news
    Vol. 30, num. 1, p. 2-4
    DOI: 10.1145/511120.511122
    Data de publicació: 2002-03
    Article en revista
  • Exploiting memory affinity in OpenMP through schedule reuse

     Nikolopoulos, D.; Artiaga, E.; Ayguade, E.; Labarta, J.
    Computer architecture news
    Vol. 29, num. 5, p. 49-55
    Data de publicació: 2001-12
    Article en revista
  • Parallel architecture and compilation techniques: selection of workshop papers, guests' editors introduction

     Bartolini, S.; Giorgi, R.; Protic, J.; Prete, C.; Valero, M.
    Computer architecture news
    Vol. 29, num. 5, p. 9-12
    DOI: 10.1145/563647.563651
    Data de publicació: 2001-12
    Article en revista
  • Energy effective issue logic

     Folegnani, D.; Gonzalez, A.
    Computer architecture news
    Vol. 29, num. 2, p. 230-239
    DOI: 10.1145/384285.379266
    Data de publicació: 2001-05
    Article en revista
  • Multiple-banked register file architectures

     Cruz, J.; Gonzalez, A.; Valero, M.; Topham, N.
    Computer architecture news
    Vol. 28, num. 2, p. 316-325
    DOI: 10.1145/342001.339708
    Data de publicació: 2000-05
    Article en revista
  • Optimizing cache miss equation polyhedra

     Bermudo, N.; Vera, F.J.; Gonzalez, A.; Llosa, J.
    Computer architecture news
    Vol. 28, num. 1, p. 43-52
    DOI: 10.1145/346023.346042
    Data de publicació: 2000-03
    Article en revista
  • Vector multiprocessors with arbitrated memory access

     Peiron, M.; Valero, M.; Ayguade, E.; Lang, T.
    Computer architecture news
    Vol. 23, num. 2, p. 243-252
    DOI: 10.1145/225830.224435
    Data de publicació: 1995-05
    Article en revista
  • Increasing the number of strides for conflict-free vector access

     Valero, M.; Lang, T.; Llaberia, J.; Peiron, M.; Ayguade, E.; Navarro, J.
    Computer architecture news
    Vol. 20, num. 2, p. 372-381
    DOI: 10.1145/146628.140400
    Data de publicació: 1992-05
    Article en revista
  • Systematic hardware adaptation of systolic algorithms

     Valero-Garcia, M; Navarro, J.; Llaberia, J.; Valero, M.
    Computer architecture news
    Vol. 17, num. 3, p. 96-104
    DOI: 10.1145/74926.74937
    Data de publicació: 1989-06
    Article en revista
  • Computing size-independent matrix problems on systolic array processors

     Navarro, J.; Llaberia, J.; Valero, M.
    Computer architecture news
    Vol. 14, num. 2, p. 271-278
    DOI: 10.1145/17356.17388
    Data de publicació: 1986-05
    Article en revista
  • Analysis and simulation of multiplexed single-bus networks with and without buffering

     Llaberia, J.; Valero, M.; Herrada, E.; Labarta, J.
    Computer architecture news
    Vol. 13, num. 3, p. 414-421
    DOI: 10.1145/327070.327374
    Data de publicació: 1985-06
    Article en revista