Carregant...
Carregant...

Vés al contingut (premeu Retorn)

Process variability in sub-16nm bulk CMOS technology

Autor
Rubio, A.; Figueras, J.; Vatajelu, E.; Canal, R.
Tipus d'activitat
Document cientificotècnic
Data
2012-03-01
Codi
EEL-121
Projecte finançador
TERASCALE RELIABLE ADAPTIVE MEMORY SYSTEMS
Repositori
http://hdl.handle.net/2117/15667 Obrir en finestra nova
Resum
The document is part of deliverable D3.6 of the TRAMS Project (EU FP7 248789), of public nature, and shows and justifies the levels of variability used in the research project for sub-18nm bulk CMOS technologies.
Citació
Rubio, J. [et al.]. "Process variability in sub-16nm bulk CMOS technology". 2012.
Grup de recerca
ARCO - Microarquitectura i Compiladors
CRnE - Centre de Recerca en Ciència i Enginyeria Multiescala de Barcelona
HIPICS - Grup de Circuits i Sistemes Integrats d'Altes Prestacions
QINE - Disseny de Baix Consum, Test, Verificació i Circuits Integrats de Seguretat

Participants

Arxius