Loading...
Loading...

Go to the content (press return)

Power-constrained aware and latency-aware microarchitectural optimizations in many-core processors

Author
Jha, S.
Type of activity
Theses
Defense's date
2016-10-05
URL
http://hdl.handle.net/2117/105575 Open in new window
Abstract
A mesura que el consum dels transistors supera el nivell de potència desitjable es necessiten noves tècniques arquitectòniques i microarquitectòniques per millorar, o almenys mantenir, l'eficiència energètica dels processadors de les pròximes generacions. L'adaptació en temps d'execució, tant de nuclis com de les cachés, així com també adaptacions DVFS són idees que han sorgit recentment que fan preveure que sigui un àrea prometedora per mantenir un ritme d'eficiència energètica ...
Group of research
ARCO - Microarchitecture and Compilers
Citation
Jha, S. S. "Power-constrained aware and latency-aware microarchitectural optimizations in many-core processors". Tesi doctoral, UPC, Departament d'Arquitectura de Computadors, 2016.

Participants

Attachments