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Gestión de contenidos en caches operando a bajo voltaje

Author
Ferrerón, A.; Alastruey, J.; Suárez, D.; Monreal, T.; Ibáñez , P.; Viñals, V.
Type of activity
Presentation of work at congresses
Name of edition
XXVII Jornadas de Paralelismo
Date of publication
2016
Presentation's date
2016-09-15
Book of congress proceedings
XXVI Jornadas de Paralelismo (JP2016): Salamanca, 14-16 septiembre: actas
First page
497
Last page
506
Repository
http://hdl.handle.net/2117/114163 Open in new window
Abstract
La eficiencia energética de las caches en chip puede mejorarse reduciendo su voltaje de alimentación (Vdd ). Sin embargo, este escalado de Vdd está limitado a una tensión Vddmin por debajo de la cual algunas celdas SRAM (Static Random Access Memory) puede que no operen de forma fiable. Block disabling (BD) es una técnica microarquitectónica que permite operar a tensiones muy bajas desactivando aquellas entradas que contienen alguna celda que no opera de forma fiable, aunque a cambio de red...
Citation
Ferrerón, A., Alastruey, J., Suárez, D., Monreal, T., Ibáñez , P., Viñals, V. Gestión de contenidos en caches operando a bajo voltaje. A: Jornadas de Paralelismo. "XXVI Jornadas de Paralelismo (JP2016): Salamanca, 14-16 septiembre: actas". Salamanca: 2016, p. 497-506.
Keywords
Computación cerca de la tensión umbral, Gestión de contenidos en LLC, Tolerancia a fallos
Group of research
CAP - High Performace Computing Group

Participants

  • Ferrerón, Alexandra  (author and speaker )
  • Alastruey, Jesús  (author and speaker )
  • Suárez Gracía, Dario  (author and speaker )
  • Monreal Arnal, Teresa  (author and speaker )
  • Ibáñez Marín, Pablo Enrique  (author and speaker )
  • Viñals Yúfera, Víctor  (author and speaker )

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